年进行的微缩调查
年左右，逻辑器件半导体的微缩正在从65nm向45nm发展。但是，当时最先进的曝光设备ArF（现在称为ArF干法）已经达到了分辨率极限，而作为下一代曝光设备的候补的EUV（极端紫外线）问题堆积如山，甚至连RD设备都不存在。因此，“半导体的微缩不是已经结束了吗？”这样的气氛在半导体业界飘浮着。当时还是同志社大学经营学老师的笔者说：“半导体的微缩什么时候停止？”受此委托研究的影响，年7～9月（整整2个月）环游世界，访问了尖端半导体制造商、制造设备和材料制造商、美国的财团SEMATECH和欧洲imec，对与微缩相关的关键人物进行了调查。当时询问的时候，我们把逻辑器件和内存分开来看。问题包括例如你觉得半间距（hp）以几nm的界限会是什么”。回顾当时，最细微的金属布线（M1）的间距与技术节点大致成比例关系，所以上述问题是“M1的hp界限是多少nm？”（图2）。图2.半导体微缩的推移和将来预测出自：平本俊郎（东京大学生产技术研究所）另外，关于存储器，NAND型闪存持续进行二维微缩，其水平比DRAM先进，所以询问的是“您认为NAND闪存的微配线M1（或栅极长度）的hp是几nm？”这样的问题。图3展示出了这样进行的调查结果。A、B…、Z表示了回答笔者提问的技术人员的序列号（时间上按A→B→…、Z的顺序进行了调查）。图3.年调查时的“、微缩界限是？”（hp、nm）微缩的极限被轻易打破
从结果来看，当时有不少技术人员认为逻辑器件上hp为45nm的时候是极限，而内存则在hp为32nm的时候是极限。这种微缩的界限是通过延长ArF干法的ArF浸液和SADP（Self-AriginedDoublePatterning、）等技术简单地被打破的。即使当时有相当多的技术人员认为“像浸液一样复杂的曝光设备无法启动”、“即使SADP微缩了也不会提高成品率”。值得一提的是，在访问TSMC以调查的时候，笔者联系了TSMC的朋友，让他们聚集了5~6个主管级别的人。笔者在台湾新竹的TSMC会议室，将之前的听取调查结果（A至X）投射到幻灯片上。当时聚集在一起的TSMC相关人员全体大笑起来。而且，“你在说什么呢，hp45nm和hp32nm是极限之类的蠢话？我们已经开发了22nm了？”。其中的2人也回答了我提的问题，他们给出的答案分别是hp16nm和hp10nm。我认为TSMC从年开始量产的7nm的M1在hp18nm左右，年量产的最先进5nm的M1在hp16nm附近。因此，台积电当时的极限说法在年被打破。至于剩下的hp10nm，我认为在TSMC的3nm，未来的2nm上接近其界限，如果再实现下一个1.5nm～1nm的话，这个极限就会被打破。关于EUV的调查
从“微缩极限的hp是多少nm”的调查中可以看出，年的时候正在开发极为困难的EUV，笔者对A~Z的相关人员说：“EUV的量产机是不是不能实现呢？”针对这样的问题，他们给出结果如图4所示。图4.年的调查“EUV的量产机是不是不能实现？”的结果这里，将图4分成两部分，分别是半导体厂商的光刻技术人员、光刻相关的制造设备或材料制造商的技术人员以及光刻以外的技术人员。又或者分成半导体厂商的集成技术人员和光刻以外的制造设备或材料相关人员。于是，在18名光刻相关人员中，超过半数的10人回答“是（即不能进行EUV量产机）”（图4-1）。另一方面，除了光刻以外的10名相关人员中有7人回答“NO（也就是EUV量产机可以）”（图4-2）。这个对比实在有趣。光刻相关人员大概是因为对EUV开发的困难非常了解，才会觉得“无法实现量产机”。然而，除了光刻以外的相关人员却从一开始就不相信光刻专家，认为“光刻专家总是说做不到而闹得不可开交”。并且从结果来看，年TSMC在7nm+的时候大量应用EUV光刻机，年布线也适用EUV的5nm上升了。因此，证明了光刻专家说的话不正确。也就是说，不要相信光刻专家“做不到”比较好。这样，在半导体业界历史上，微缩的极限说总是被打破，虽然步伐虽然慢下来，但是没有停止。那么，今后的前景如何呢？关于微缩，从年国际半导体技术发展路线图（InternationalTechnologyRoadmapforSemiconductors、ITRS）可以看到。如果按照这个路线图继续前进，走在最尖端的是量产PC用处理器的美国Intel，所以这个路线图又被称为“IntelTechnologyRoadmapforSemiconductor”（Intel的路线图）。然而，在Intel的10nm于年失败时以后，ITRS也在当年结束，之后被InternationalRoadmapforDevicesandSystems（IRDS）继承，但是已经没有人再说这是“Intel的路线图”了。并且，代替Intel跃居到微缩最前端的是TSMC，半导体的路线图比起IRDS，感觉欧洲财团imec发表的东西更接近现实。逻辑器件CMOS的进化与微缩
图5显示了年到年CMOS进化和精细化的实际成果和预测。通过这张图，可以一览精细化的过去、现在、未来。对笔者来说是一幅令人感动的图。图5.逻辑器件CMOS的技术进化直到年代中期，IBM的RobertH.Dennard提倡的定标规则的微缩才进展顺利。也就是说，2年内实现了70%的微缩，提高了晶体管的工作速度、降低耗电和集成度。但是，从年左右开始，栅极长度的微缩速度降低了。从这时候开始，即使微缩晶体管的动作速度也无法提高。因此，作为辅助技术，产业界开始导入Cu/Low-k配线、应变硅（StrainSi）、High-k/Metal门、FinFETs等。另外，图5中写着“DenseMetalPichi”的最细微的配线（M1）的定标有时一边减速一边继续。并且，在年Intel10nm的失败之后，微缩的主角转移到了TSMC。在该图中，试着写入了预计年以后TSMC量产以及今后量产的技术节点。比较imec的路线图和TSMC的量产时间表可以看到，虽然EUV的适用时期一致，但在CMOS中使用GateAllArround（GAA）结构的Nanosheets的时期不同。imec设想为3nm，但目前投入该节点风险试产的TSMC依然使用的是FinFET工艺，他们计划从2nm开始采用Nanosheets。不管怎样，到年，栅极长度和微布线M1的微缩都不会停止。根据这个图，今后10年内，甚至不会减速。相反，如果在1nm处采用了被称为2Dchannels的新CMOS结构，则栅极长度的微缩将进步很多。晶体管和微细布线的微缩
图6展示出了伴随逻辑器件微缩的晶体管结构的变迁。如图所示，从3nm到2nm，晶体管从FinFET变化为Nanosheets。另外，imec认为从2nm到1.5nm，分开nMOS和pMOS的Forksheets很有前途。与此相对，在TSMC的量产计划中，在2nm处使用Nanosheets的样子，却没有听到采用Forksheets的说法。图6.逻辑器件微缩的路线图（晶体管）另外，imec设想在1.5nm附近沿纵向形成nMOS和pMOS的CompulementaryFET（CFET），但这在TSMC的研发路线图中也没看到任何蛛丝马迹。但是，对于预计1nm以及之后登场的2Datomicchanneels，TSMC也进行着同样的研发。像这样，晶体管有各种各样的选择，感觉真的快要进化了。不过，微细布线的开发相当严重。在当前成为主流的Cu布线中，当布线宽度被精细化时，由于Cu的灰度引起的散射和由于挡板金属的散射而引起的抵抗增加成为大问题（图7）。图7.微细布线微缩的路线图目前的CuDualDamascene只能使用到3nm，从2nm开始将Ru用于VIA的Hybrid，在1.5nm处将Ru等直接加工（Subtractive），然后有必要将层间绝缘膜制成AirGap。此外，1nm及其以上需要探索完全新的材料。综上所述，到年为止，晶体管结构有各种各样的候补，但是伴随着布线的精细化，电阻增大的问题难以避免，如果要进行批量生产，必须要对此进行材料变更等相当大胆的研发。EUV微缩的路线图
如上所述，从现在到年之间，晶体管在改变结构的同时，微细布线在改变形成方法和材料的同时，继续进行微缩。为此作为必要的EUV会发生怎样的变化呢？图8展示出了EUV微缩路线图。在当前最尖端的微缩中，使用镜头开口数NA＝0.33的EUV（以下称为ReglarNA）。此后，为了更精细化，在下四个阶段的路线图中实行EUV微缩（与图8的编号稍有偏差）。图8.EUV光刻微缩的路线图1.28～32nm间距的微细加工是ReglarNAEUV单曝光的极限。2.在22～24nm间距的情况下，在ReglarNA的EUV下进行SADP3.在18nm间距以后，使用NA=0.55（称为HighNA）的EUV4.为了进一步的精细加工，使用HighNA+SADP如上展示了到年为止得EUV微缩路线图。问题是，ReglarNA的EUV值为~亿日元，而在年左右登场的HighNA的EUV值则达到亿日元。到底，使用如此高额的曝光设备制造的逻辑半导体作为商务成立吗？使用HighNAEUV时的晶圆成本又是一个要考虑的问题。据说HighNA的EUV登场是在年左右。用TSMC的技术节点来说大约是2nm。该设想与imec也相同，在对2nm+这一世代应用HighNAEUV光刻机的前提下，我们计算一下芯片的成本（图9）。图9.使用HighNAEUV时的晶圆成本在该计算中，假定（1）HighNA的EUV设备价格是ReglarNA的EUV的1.5倍，（2）吞吐量不变。因此，ReglarNA的EUV值为亿日元的话，HighNA的EUV值必须是亿日元（如果传闻中亿日元的话，以下的计算是不成立的）。在该假设进行下的话，在芯片制造过程中，有形成晶体管的FrontEndofLine（FEOL）、连接晶体管和配线的通道等MiddleofLine（MOL）、形成多层布线的BackEndofLine（BEOL）等3个工序。在2nm+的技术节点中，关于是否使用HighNA的EUV，使用的话要使用多少，为此我们在3种情况下比较芯片成本。1.将RegularNA的EUV应用于14层，将ArF浸没式应用于2层时的芯片成本设为“1”。可能有很多ReglarNA的EUF+SADP的工序。2.作为前期采用的方案，如果HighNA的EUV是4层，RegularNA的EUV是6层，ArF浸没式是2层，则可以减少5%的芯片成本。3.如果全部用HighNA的EUV替换，则可以削减14%的成本。那就意味着，即使使用了非常昂贵的HighNA的EUV光刻机，也能削减芯片成本（但是必须满足两个假设）。并且从图9可以看出，FEOL的成本几乎不变，但是MOL和BEOL的处理成本可以大大降低。因此，如果HighNA的EUV值在1台亿日元以下的话，不仅可以进行微缩，还能降低芯片成本，所以只能请ASML加油了。三强争霸的时代开始
从现在开始，晶圆厂每年投入的研发都会变得愈加困难，再加上成本昂贵，但微缩丝毫没有停止的迹象。现在，走在微缩前头的是TSMC，不过，在PatGelsinger先生掌管下的Intel有望在2nm附近追赶上来。但Intel最近变更了其技术节点的叫法，将其正式名称为“Intel20A”图10.Intel技术节点的名称这样的话，今后，以站在首位的TSMC为中心，加上Samsung和Intel，三方的微缩竞争可能会激化。即便如此，委外代工的工厂TSMC为什么会持续如此疯狂的微缩呢？正如我之前的文章所说，10年前的微缩，让人感觉就像是以时速公里的速度在欧洲的高速上飞驰。在那之后，细化的减速是事实，但即便如此，TSMC还是以时速km的速度在田间小道飞驰，那条田间小路的宽度每年都会变窄，稍微开错了车就要掉到田地里，危险得很。但是，他们依然以时速公里的速度持续飞奔着。为什么作为生产工厂的TSMC必须以时速Km的速度在田间小道上奔跑呢？事实上，我认为生产工厂TSMC没有路线图（可以说没有意义）。TSMC始终是委外代工，所以只能按照委托商的要求来让TSMC生产制造。那么，有谁会让TSMC“以时速km的速度在田间小道上奔跑”呢？那就是美国苹果公司。TSMC在Apple要求“看似不可能的微缩”后，拼命回应。苹果是芯片产业的最大推动者？
图11展示出了每个季度各企业的智能手机的发货台数。年以后，出货量的首位大概是Samsung。另外，年左右中国华为开始了惊人的成长，在年第二季度（Q2）一瞬间超过了Samsung跃居世界第一，但由于美国的制裁，年9月15日以后，由于无法从TSMC等地采购半导体，华为之后快速失速。图11.每季度各企业的智能手机出货台数（～年Q2）而Apple最具特征的出货习惯就是在每年第四季度（Q4）登顶。特别是在年Q4季度出货量达到了史上最高的万台。这就是美国圣诞商战的厉害之处。苹果公司每年7月左右发布新型iPhone，12月的圣诞商战中目标合计约1亿台进行大量生产（实际组装的是在中国拥有大工厂群的台湾鸿海）。图12展示出了年到年苹果的新型iPhone和安装在其上的应用程序处理器（AP）节点，以及该技术节点上他们的芯片是否应用EUV的统计。图12.iPhoneのAP、TechnologyNode、EUV应用的有无为了赶上这个计划，TSMC必须最晚在年将5nm（N5）的改良版N5P的进程提升，并在Q3制造1亿个iPhoneAP。与此同时，为了量产预定于年量产的N4（N5家族的改良版），他们今年内必须完成研发，且不得不开始风险生产。那就意味着他们似乎好像赶不上3nm了。每年TSMC都必须为了苹果而持续研发和批量生产。因为，如图13所示，TSMC的苹果的销售额达到25%，苹果是TSMC的最大客户。图13.占TSMC销售额的比例（年）摩尔定律是“人类欲望定律”
我们来计算一下，在最先进的逻辑器件中制造一亿个AP有多困难。年为iPhone11制造的A13芯片尺寸为98.48mm。从12英寸晶圆计算为个，如果将成品率设为90%（我觉得不算太高），则为个。在这种情况下制造1亿个的话，就必须投入约万张晶圆。A13是使用不使用EUV的7nm（N7）制造的，据说N7的月产制造能力是12英寸晶圆K（15万张）左右。于是，TSMC为了A13，必须在10个月内使N7的生产线充分运转。在此期间，AMD的CPU、NVIDIA的GPU、MediaTek的AP、Qual